《數(shù)字集成電路設(shè)計(jì)基礎(chǔ)》博士入學(xué)考試大綱
1、 引言
集成電路設(shè)計(jì)基礎(chǔ)。
2、制造工藝
MOS晶體管制造工藝,了解芯片封裝工藝。
3、器件
半導(dǎo)體器件,MOS管工作特點(diǎn),器件模型。
4、CMOS反相器
反相器的電氣特性,反相器性能指標(biāo)的定量分析,反相器設(shè)計(jì)的優(yōu)化,工藝縮小對(duì)于設(shè)計(jì)的影響。
5、設(shè)計(jì)組合電路
CMOS邏輯門系列――靜態(tài)和動(dòng)態(tài)、傳輸晶體管、無(wú)比和有比邏輯,優(yōu)化邏輯門的方法,新型低功耗高性能電路的設(shè)計(jì)技術(shù)。要求掌握組合CMOS數(shù)字電路的特點(diǎn)和性能,包括CMOS數(shù)字電路的面積、速度和功耗,掌握一些可以明顯提高電路性能的邏輯類型。
6、設(shè)計(jì)時(shí)序電路
寄存器、鎖存器、觸發(fā)器、振蕩器、脈沖發(fā)生器和施密特觸發(fā)器的實(shí)現(xiàn),靜態(tài)與動(dòng)態(tài)電路實(shí)現(xiàn)的比較,時(shí)鐘策略的選擇。要求掌握時(shí)序模塊的CMOS實(shí)現(xiàn)方法,學(xué)會(huì)選擇合適的時(shí)序電路和時(shí)鐘方法,以優(yōu)化電路的性能、功耗和設(shè)計(jì)復(fù)雜性。
7、晶體管和版圖
晶體管的結(jié)構(gòu)、特性,版圖的設(shè)計(jì)方法,版圖設(shè)計(jì)規(guī)則以及設(shè)計(jì)規(guī)則的制定原則。要求掌握晶體管的結(jié)構(gòu)及其特性,熟悉版圖設(shè)計(jì)的基本概念和相關(guān)技術(shù),了解基本的版圖規(guī)則。
8、線
互聯(lián)線的電路模型,互聯(lián)參數(shù)的量化,導(dǎo)線的SPICE模型,工藝尺寸的減小及它對(duì)互聯(lián)的影響。要求掌握現(xiàn)代半導(dǎo)體工藝中互聯(lián)線的作用和特征,了解導(dǎo)線相關(guān)的寄生參數(shù)(電容、電阻、電感)。
9、ASIC介紹
ASIC類型,設(shè)計(jì)流程,ASIC經(jīng)濟(jì)學(xué),ASIC單元庫(kù)。
10、基于包的ASIC設(shè)計(jì)
門陣列與標(biāo)準(zhǔn)單元設(shè)計(jì)方法,庫(kù)單元設(shè)計(jì),庫(kù)結(jié)構(gòu),布局布線,I/O單元,PAD,封裝技術(shù)。
11、數(shù)據(jù)通路
數(shù)據(jù)通路,加法器,乘法器,移位器等基本運(yùn)算功能塊
12、存儲(chǔ)器
存儲(chǔ)器內(nèi)核,存儲(chǔ)器外圍電路等
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